Desenho de lógica assíncrona de baixa potência para descodificadores Viterbi
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Este livro discute a concepção da lógica assíncrona e a sua importância na concepção digital. A maioria dos descodificadores concebidos e fabricados actualmente são síncronos. O problema da inclinação do relógio é um grande desafio na concepção síncrona. Alternativamente, os sistemas assíncronos estão a tornar-se familiares, pois não necessitam de relógio global, uma vez que estes sistemas são sincronizados localmente por meio de protocolos de comunicação. A arquitectura VLSI assíncrona para um descodificador Viterbi é concebida utilizando modelos Quasi Delay Insensiti...
Este livro discute a concepção da lógica assíncrona e a sua importância na concepção digital. A maioria dos descodificadores concebidos e fabricados actualmente são síncronos. O problema da inclinação do relógio é um grande desafio na concepção síncrona. Alternativamente, os sistemas assíncronos estão a tornar-se familiares, pois não necessitam de relógio global, uma vez que estes sistemas são sincronizados localmente por meio de protocolos de comunicação. A arquitectura VLSI assíncrona para um descodificador Viterbi é concebida utilizando modelos Quasi Delay Insensitive (QDI) e Differential Cascode Voltage Switch Logic (DCVSL). Oferece uma visão geral da implementação assíncrona.
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