Andere Kunden interessierten sich auch für
![A High Performance Low Power Universal Gate Implementation]( "A High Performance Low Power Universal Gate Implementation")
A High Performance Low Power Universal Gate Implementation26,99 €![AVALIAÇÃO DE DESEMPENHO DE PROTOCOLOS DE COERÊNCIA DE CACHE BASEADOS EM DIRETÓRIO]( "AVALIAÇÃO DE DESEMPENHO DE PROTOCOLOS DE COERÊNCIA DE CACHE BASEADOS EM DIRETÓRIO")
AVALIAÇÃO DE DESEMPENHO DE PROTOCOLOS DE COERÊNCIA DE CACHE BASEADOS EM DIRETÓRIO18,99 €![CONTROLO DE POTÊNCIA POR TIRISTORES]( "CONTROLO DE POTÊNCIA POR TIRISTORES")
CONTROLO DE POTÊNCIA POR TIRISTORES29,99 €![FPGA Implementação de Filtro Digital Adaptativo para Aplicação Médica]( "FPGA Implementação de Filtro Digital Adaptativo para Aplicação Médica")
FPGA Implementação de Filtro Digital Adaptativo para Aplicação Médica23,99 €![Modelação e optimização de algoritmos de cache]( "Modelação e optimização de algoritmos de cache")
Modelação e optimização de algoritmos de cache32,99 €![Projeto de sistemas embarcados]( "Projeto de sistemas embarcados")
Projeto de sistemas embarcados39,99 €![Redesenho de uma máquina de controle numérico]( "Redesenho de uma máquina de controle numérico")
Redesenho de uma máquina de controle numérico26,99 €
Foi apresentada uma nova técnica de redução de potência chamada Voltage Scaling Stacked Transistor (VS-STACK). A técnica proposta foi comparada com algumas das técnicas de redução de potência existentes. O resultado mostra uma quantidade colossal de redução no consumo de energia para a porta NOR de 2input. O consumo de energia é reduzido em 20% a 90%. Além disso, há uma tremenda melhoria no produto de retardamento de potência. Por conseguinte, esta técnica pode ser utilizada para circuitos de alta velocidade. O circuito funciona na região do subthreshold, que é adequada para aplicações que requerem um consumo de energia extremamente baixo.