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Dieses Buch schlägt den Entwurf und die Architektur eines De-Blocking-Filters (DBF) vor, der Blocking-Artefakte in der neuen, hocheffizienten Videokodierung (HEVC) beseitigt. DBF von HEVC verwendet zwei Arten von Filtern, normale und starke Filter. Die Architektur beider Filterarten wird in diesem Buch vorgeschlagen. Verteilte Speicher und zwei Datenpfade erhöhen die Parallelität und machen die Architektur effizienter. Die vorgeschlagene Architektur wurde zunächst in MATLAB 2013® implementiert, dann mit Verilog in MODELSIM 10.2c® beschrieben und schließlich in Xilinx ISE Design Suite 14.5® synthetisiert. Die vorgeschlagene Architektur wird mit Verilog beschrieben und auf FPGA implementiert. Die Architektur kann mit 46,65 Millionen Takten 4k UHD-Video mit 30 Bildern pro Sekunde in Echtzeit berechnen. Die Gesamtanzahl der äquivalenten Gatter der vorgeschlagenen Architektur beträgt 11,4K für die Implementierung auf Virtex-4-Boards und 46K für Virtex-5-Boards.