Architectures ADPLL entièrement personnalisées à haute résolution et faible gigue
Pour IP de synthétiseur de fréquence
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Toutes les PLL numériques sont considérées comme un remplacement efficace en raison de la grande immunité des circuits numériques aux variations de PVT. Cependant, les ADPLL souffrent d'un problème de faible résolution et de gigue/ bruit de phase élevé, en plus des problèmes fondamentaux liés à la complexité des procédures de conception. Des études documentaires et des vérifications expérimentales ont permis de constater que les ADPLL existantes doivent encore relever certains défis liés à la résolution, à la gigue et au bruit de phase. De même, il a été constaté que ...
Toutes les PLL numériques sont considérées comme un remplacement efficace en raison de la grande immunité des circuits numériques aux variations de PVT. Cependant, les ADPLL souffrent d'un problème de faible résolution et de gigue/ bruit de phase élevé, en plus des problèmes fondamentaux liés à la complexité des procédures de conception. Des études documentaires et des vérifications expérimentales ont permis de constater que les ADPLL existantes doivent encore relever certains défis liés à la résolution, à la gigue et au bruit de phase. De même, il a été constaté que les modèles utilisés pour décrire les ADPLL présentaient des lacunes. À cet égard, une classification approfondie des architectures ADPLL existantes a été réalisée. Certaines des architectures trouvées dans la littérature ont été examinées de manière critique par une nouvelle conception et une vérification par simulation à différents niveaux de la conception avec un large éventail d'outils de simulation/émulation. Une analyse comparative a été effectuée et les lacunes de chaque architecture ont été identifiées de manière critique. Des méthodes pour améliorer la résolution et le bruit de phase ont été proposées et vérifiées par simulation.
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