Análisis comparativo del procesamiento secuencial y concurrente de flotantes
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Los sumadores de coma flotante son difíciles de implementar en dispositivos reconfigurables debido a la complejidad de su algoritmo. El trabajo propuesto describe la implementación del sumador de coma flotante utilizando procesamiento secuencial y concurrente en hardware reconfigurable. La implementación del sumador de coma flotante utilizando el procesamiento secuencial utiliza menos área de chip, pero con un aumento significativo en el retardo combinacional y el período de reloj en comparación con el procesamiento concurrente. La implementación del sumador de coma flotante utilizando ...
Los sumadores de coma flotante son difíciles de implementar en dispositivos reconfigurables debido a la complejidad de su algoritmo. El trabajo propuesto describe la implementación del sumador de coma flotante utilizando procesamiento secuencial y concurrente en hardware reconfigurable. La implementación del sumador de coma flotante utilizando el procesamiento secuencial utiliza menos área de chip, pero con un aumento significativo en el retardo combinacional y el período de reloj en comparación con el procesamiento concurrente. La implementación del sumador de coma flotante utilizando procesamiento concurrente en Virtex 4 consume un 7% de área de chip con un retardo combinacional de 24.201nseg sin offset y 27.891nseg con offset, mientras que la implementación del sumador de coma flotante en Spartan 2E utilizando procesamiento concurrente utiliza 401 slices con un retardo combinacional de 56.679nseg y consume 18.000seg. 679nsec y consume 188908 Kbytes de memoria mientras que la implementación del mismo en Spartan 2E utilizando procesamiento secuencial consume el 52% del área del chip con un retardo combinacional de 69.987nsec y esto implica que la velocidad de reloj del procesamiento concurrente es mayor que la del procesamiento secuencial pero el consumo de área también es mayor.
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