Verilog HDL para hardware de IA Diseño de un motor MAC para la aceleración de redes neuronales
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48,99 €
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Beschreibung
Produktdetails
Einband
Taschenbuch
Erscheinungsdatum
17.09.2026
Verlag
Ediciones Nuestro ConocimientoSeitenzahl
60
Maße (L/B/H)
22/15/0,4 cm
Gewicht
107 g
Sprache
Spanisch
EAN
9786630266504
El rápido crecimiento de la inteligencia artificial (IA), las redes neuronales artificiales (RNA) y las redes neuronales profundas (RNP) ha generado una fuerte demanda de aceleradores de hardware de alto rendimiento, bajo consumo y eficientes. Las aplicaciones modernas de redes neuronales implican un gran número de operaciones computacionales, en las que la unidad de multiplicación-acumulación (MAC) desempeña un papel fundamental en la realización de los procesos de multiplicación y acumulación. Dado que las operaciones MAC predominan en los cálculos neuronales, la optimización de la arquitectura MAC mejora directamente el rendimiento general de los aceleradores de IA. Este libro presenta el diseño y la implementación en FPGA de una arquitectura MAC en pipeline de alta velocidad y eficiente en cuanto a espacio para la aceleración de redes neuronales utilizando Verilog HDL. La arquitectura propuesta integra un multiplicador védico para la generación rápida y paralela de productos parciales y un sumador de selección de acarreo de raíz cuadrada (SQRT-CSLA) basado en un convertidor de binario a exceso 1 (BEC) para una acumulación eficiente. Esta obra está dirigida a estudiantes, investigadores, diseñadores de FPGA y profesionales del VLSI interesados en desarrollar soluciones de hardware eficientes para aplicaciones de IA y aprendizaje profundo de próxima generación.
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