Diseño de divisor flexible multibanda con reloj monofásico de bajo consumo

El sintetizador de frecuencias utiliza un preescalador como se informa en el divisor de primera etapa, pero el divisor consume energía. La mayoría de los sintetizadores de frecuencia IEEE 802.11a / b / g emplean divisores SCL como primera etapa, mientras que los latches dinámicos aún no se han adoptado para los sintetizadores multibanda. En este trabajo, se propone un divisor multibanda dinámico y flexible de número entero-N basado en la topología de pulso-trago que utiliza un preescalador de banda ancha 2/3 de bajo consumo y un preescalador de módulo múltiple 32/33/47/48 de banda ancha. El divisor también utiliza una célula mejorada de bajo consumo para el contador cargable de T bits. Se diseña un divisor lógico multibanda dinámico y flexible de número entero-N que utiliza el preescalador de banda ancha 2/3 y el preescalador multimódulo 32/33/47/48. Dado que la frecuencia máxima de funcionamiento de 6,2 GHz, tiene un preescalador multimodular 32/33/47/48; se pueden programar los valores de los contadores (P) y Swallow (S) para dividirlo en todo el rango de frecuencias. Los contadores P y S se programan en consecuencia. El divisor flexible multibanda propuesto también utiliza una célula de bits cargable mejorada para el contador Swallow - y consume una potencia de 0,96 y 2,2 MW, respectivamente proporcionan una solución al sintetizador PLL de baja potencia