Stromsparender Ansatz für die Implementierung der Huffman-Kodierung
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In diesem Beitrag wird die Implementierung eines taktgesteuerten Huffman-Encoders und -Decoders vorgestellt. Der Huffman-Schaltkreis wurde mit Gated Clock entwickelt, um die Verlustleistung zu optimieren, ohne die Leistung zu beeinträchtigen. Dieses Papier zielt auf die Implementierung, die Analyse und den Vergleich der verschiedenen Ressourceneffizienz unter Verwendung von Clock-Gating-Techniken für das Huffman-Design in einer 130-nm-Bibliothek ab. Die in dieser Arbeit verwendete Technologie ist eine Gated-Clock-Schaltung, die verschiedene Arten von Clock Gating verwendet, um die beste Leis...
In diesem Beitrag wird die Implementierung eines taktgesteuerten Huffman-Encoders und -Decoders vorgestellt. Der Huffman-Schaltkreis wurde mit Gated Clock entwickelt, um die Verlustleistung zu optimieren, ohne die Leistung zu beeinträchtigen. Dieses Papier zielt auf die Implementierung, die Analyse und den Vergleich der verschiedenen Ressourceneffizienz unter Verwendung von Clock-Gating-Techniken für das Huffman-Design in einer 130-nm-Bibliothek ab. Die in dieser Arbeit verwendete Technologie ist eine Gated-Clock-Schaltung, die verschiedene Arten von Clock Gating verwendet, um die beste Leistung für das Huffman-Design zu erzielen. Gated Clock wird zur Steuerung der Encoder- und Decoder-Schaltung verwendet. Die Ergebnisse des Designs zeigen, dass die AND-basierte Taktgattertechnik besser ist als die Latch-basierte Taktgattertechnik. Sie reduziert den Stromverbrauch und die Fläche mehr als die Latch-basierte Taktsteuerung. Der vorgeschlagene Huffman-Entwurf wird mit Hilfe von ASIC-Entwurfsmethoden und einer 130-nm-Technologiebibliothek implementiert. Die Architektur des Huffman-Designs wurde mit Verilog HDL-Sprache und Quartus II 11.1 Web Edition (32-Bit) erstellt. Die Simulation wird mit ModelSim-Altera10.0c (QuartusII 11.1) Starter Edition durchgeführt.
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