Reconfiguration partielle avec les algorithmes AES
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Le marché des réseaux de portes programmables (Field Programmable Gate Array, FPGA) connaît une croissance rapide avec des applications variées dans différentes industries. Ce travail présente la reconfiguration partielle (PR) par laquelle le FPGA peut se reconfigurer dynamiquement. La RP pourrait être utile pour réduire les exigences de surface et augmenter la polyvalence des systèmes. Aujourd'hui, les algorithmes cryptographiques doivent être modifiés pour des raisons de sécurité. En outre, le matériel dédié nécessaire à la mise en oeuvre d'une application cryptographique e...
Le marché des réseaux de portes programmables (Field Programmable Gate Array, FPGA) connaît une croissance rapide avec des applications variées dans différentes industries. Ce travail présente la reconfiguration partielle (PR) par laquelle le FPGA peut se reconfigurer dynamiquement. La RP pourrait être utile pour réduire les exigences de surface et augmenter la polyvalence des systèmes. Aujourd'hui, les algorithmes cryptographiques doivent être modifiés pour des raisons de sécurité. En outre, le matériel dédié nécessaire à la mise en oeuvre d'une application cryptographique est coûteux. La solution est donc proposée à l'aide de l'informatique reconfigurable. Dans ce document, la reconfiguration partielle est explorée avec l'algorithme AES (Advanced Encryption Standard), afin d'atteindre l'objectif de sécurité en cryptographie. Pour cela, nous avons développé une nouvelle méthodologie de cryptage/décryptage des clés et obtenu de très bonnes performances.
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