Multiplexor (MUX) Carga libre Selección Sumador
Sumador de ahorro de área y potencia en tecnología CMOS
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El libro presenta un Multiplexor (MUX) sin Selección de Secuencia Sumadora (CSA) utilizando un circuito lógico de Búsqueda del Primer Cero (FZF). Además, hemos modificado el sistema de tal manera que el bloque RCA de la segunda etapa y el MUX de la etapa final se eliminan mediante el circuito lógico FZF, debido a lo cual se espera que mejoren el rendimiento y los parámetros respectivos. Basándonos en el análisis y la observación del resultado obtenido, se observa una importante mejora en la potencia y el área. El diseño de CSA sin MUX ahorra una media del 41,45%, 48,26%, 52,21%, 33,...
El libro presenta un Multiplexor (MUX) sin Selección de Secuencia Sumadora (CSA) utilizando un circuito lógico de Búsqueda del Primer Cero (FZF). Además, hemos modificado el sistema de tal manera que el bloque RCA de la segunda etapa y el MUX de la etapa final se eliminan mediante el circuito lógico FZF, debido a lo cual se espera que mejoren el rendimiento y los parámetros respectivos. Basándonos en el análisis y la observación del resultado obtenido, se observa una importante mejora en la potencia y el área. El diseño de CSA sin MUX ahorra una media del 41,45%, 48,26%, 52,21%, 33,82% de área, potencia de fuga, potencia y PDP respectivamente, sin embargo, el 38,59% de retardo aumenta en comparación con el diseño convencional de CSA. Todos los circuitos se implementan en Cadence virtuoso utilizando 180nm CMOS tecnología de proceso.
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