Leistungsoptimierung in Network-on-Chip
Ansatz zur mehrstufigen Netzwerkpartitionierung
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Die zunehmende Komplexität von System-on-Chips (SoCs) hat zu Engpässen im System aufgrund von Skalierbarkeitsproblemen im Bussystem geführt. Dies führt dazu, dass die Leistung zukünftiger SoCs mit komplexeren Schaltkreisen in ihnen abnimmt. Network-on-Chips (NoCs) wurden als eine der Lösungen zur Überwindung dieser Probleme vorgeschlagen, insbesondere im Hinblick auf die Kommunikation zwischen geistigem Eigentum (IP) in einem Chip. Zu den grundlegenden Aspekten bei der Entwicklung von NoCs gehört die Auswahl von Netzwerktopologien, und daher ist eine Leistungsoptimierung erforderlich, ...
Die zunehmende Komplexität von System-on-Chips (SoCs) hat zu Engpässen im System aufgrund von Skalierbarkeitsproblemen im Bussystem geführt. Dies führt dazu, dass die Leistung zukünftiger SoCs mit komplexeren Schaltkreisen in ihnen abnimmt. Network-on-Chips (NoCs) wurden als eine der Lösungen zur Überwindung dieser Probleme vorgeschlagen, insbesondere im Hinblick auf die Kommunikation zwischen geistigem Eigentum (IP) in einem Chip. Zu den grundlegenden Aspekten bei der Entwicklung von NoCs gehört die Auswahl von Netzwerktopologien, und daher ist eine Leistungsoptimierung erforderlich, um sicherzustellen, dass die Vorteile der Vernetzung voll ausgeschöpft werden. Daher werden mehrstufige Netzwerkpartitionierungstechniken vorgeschlagen, um ein optimales Design von Netzwerken auf der Grundlage ihrer Leistung zu erhalten. Die Leistung eines Netzes wird anhand seines Durchsatzes, der durchschnittlichen Größe der Warteschlange, der Wartezeit und des Datenverlusts gemessen. Diese Technik wird in einer Fallstudie mit einer MPEG-4-Videoanwendung angewendet. Es wird erwartet, dass die vorgeschlagene Technik die Leistung des NoC verbessern wird.
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