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Durch rasche Innovationen in der Schaltungsintegrationstechnologie ist es gelungen, Milliarden von Transistoren auf einem einzigen Chip zu integrieren. Der Fortschritt in der IC-Technologie hat die Herausforderung mit sich gebracht, den maximalen Leistungsgewinn aus zusätzlichen Ressourcen herauszuholen. In jüngster Zeit haben Computerarchitekten das Many-Core-Design gefordert, um den Rechenanforderungen der nächsten Generation gerecht zu werden. Chips mit einer großen Anzahl von Kernen, dynamischer Parallelität und bescheidenem Stromverbrauch werden vorgeschlagen, um den zukünftigen Rec...
Durch rasche Innovationen in der Schaltungsintegrationstechnologie ist es gelungen, Milliarden von Transistoren auf einem einzigen Chip zu integrieren. Der Fortschritt in der IC-Technologie hat die Herausforderung mit sich gebracht, den maximalen Leistungsgewinn aus zusätzlichen Ressourcen herauszuholen. In jüngster Zeit haben Computerarchitekten das Many-Core-Design gefordert, um den Rechenanforderungen der nächsten Generation gerecht zu werden. Chips mit einer großen Anzahl von Kernen, dynamischer Parallelität und bescheidenem Stromverbrauch werden vorgeschlagen, um den zukünftigen Rechenanforderungen gerecht zu werden. Interessanterweise hängt die Leistung der Many-Core-Architektur stark von der Kompetenz des On-Chip-Verbindungsnetzes ab. Networks-on-Chip (NoCs) haben sich als Rückgrat von Many-Core-Architekturen herauskristallisiert. Dennoch könnte eine schlechte Netzwerkleistung aufgrund von Überlastung zu einem großen Hindernis bei zukünftigen Multi-Core-Designs werden. In der vorliegenden Forschungsarbeit untersuchen wir die Ursachen von Staus in NoCs und zeigen Wege auf, um die Leistungsbedrohung zu mindern. Insbesondere liegt der Schwerpunkt dieser Forschung auf der Bereitstellung kosteneffizienter Lösungen für das Staumanagement, die für NoCs geeignet sind.
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