Energieeffiziente Designtechniken für FPGAs

Energieeffiziente Designtechniken für FPGAs

Ziel eines energiesparenden Designs mit Kapazitätsskalierung, thermischer Optimierung, HSTL, SSTL und LVCMOS-IO-Standard sowie Frequenzskalierung

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In diesem Buch haben wir einen 64-Bit-Decoder, einen IoT-fähigen Decoder (Internet of Things), einen energieeffizienten Ampelcontroller, sensorbasierte automatische Barrieren an öffentlichen Bahnübergängen, einen mobilen Ladungssensor mit LVCMOS-IO-Standard, eine biomedizinische Armbanduhr, einen Unicode-Leser für Griechisch, Latein und Sindhi, eine Digitaluhr und einen FIR-Filter mit Verilog entworfen. Dabei verwenden wir Designziel, Kapazitätsskalierung, Frequenzskalierung, thermisch orientierten Designansatz, Clock Gating, Spannungsskalierung, LVCMOS-IO-Standards, HSTL-IO-Standards un...