Diseño de lógica asíncrona de bajo consumo para decodificadores de Viterbi
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Este libro analiza el diseño de la lógica asíncrona y su importancia en el diseño digital. La mayoría de los descodificadores diseñados y fabricados hoy en día son síncronos. El problema de la desviación del reloj es un reto importante en el diseño síncrono. Por otro lado, los sistemas asíncronos se están haciendo familiares, ya que no necesitan un reloj global y se sincronizan localmente mediante protocolos de comunicación. Se diseña una arquitectura VLSI asíncrona para un decodificador de Viterbi utilizando plantillas Quasi Delay Insensitive (QDI) y Lógica de Interruptor de ...
Este libro analiza el diseño de la lógica asíncrona y su importancia en el diseño digital. La mayoría de los descodificadores diseñados y fabricados hoy en día son síncronos. El problema de la desviación del reloj es un reto importante en el diseño síncrono. Por otro lado, los sistemas asíncronos se están haciendo familiares, ya que no necesitan un reloj global y se sincronizan localmente mediante protocolos de comunicación. Se diseña una arquitectura VLSI asíncrona para un decodificador de Viterbi utilizando plantillas Quasi Delay Insensitive (QDI) y Lógica de Interruptor de Tensión en Cascada Diferencial (DCVSL). Se ofrece una visión general de la implementación asíncrona.
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