Desenho digital de SDRAM em Verilog
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Para conceber uma memória dinâmica de acesso aleatório síncrono de 8 MB x 16 x 4-BAnk (SDRAM) (512 MB) utilizando a linguagem de descrição de hardware Verilog, que pode ser utilizada em qualquer aplicação baseada em memória. Actualmente, os computadores, bem como outros sistemas electrónicos que requerem grandes quantidades de memória, utilizam DRAMs para memória central. Devido à estrutura única da célula transistor da DRAM, redes de memória extremamente densas podem ser construídas num único dispositivo ocupando uma área de ocupação relativamente pequena. A DRAM convenci...
Para conceber uma memória dinâmica de acesso aleatório síncrono de 8 MB x 16 x 4-BAnk (SDRAM) (512 MB) utilizando a linguagem de descrição de hardware Verilog, que pode ser utilizada em qualquer aplicação baseada em memória. Actualmente, os computadores, bem como outros sistemas electrónicos que requerem grandes quantidades de memória, utilizam DRAMs para memória central. Devido à estrutura única da célula transistor da DRAM, redes de memória extremamente densas podem ser construídas num único dispositivo ocupando uma área de ocupação relativamente pequena. A DRAM convencional é controlada de forma assíncrona, exigindo que o projectista do sistema insira manualmente os estados de espera para cumprir as especificações do dispositivo. O tempo de sincronização depende da velocidade da DRAM e é independente da velocidade do bus do sistema. São estas limitações de sincronização que levaram ao desenvolvimento da SDRAM. A SDRAM é em grande parte uma DRAM rápida com uma interface síncrona de alta velocidade. Sinais de entrada/saída e controladores são sincronizados com um relógio externo, tornando novas opções disponíveis para o projectista. Circuitos de interface simplificados e alta largura de banda de transmissão de dados podem ser obtidos usando SDRAM sobre DRAM convencionais.
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