Conception d'un réseau sur puce optimisé en latence
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Afin de connecter les différents composants dans une puce, le réseau sur puce a supplanté le bus pour les applications complexes nécessitant une large bande passante. Plusieurs travaux de recherches ont essayé de développer ces réseaux. On évalue le réseau à l'aide de critères de performances tels que la latence moyenne, la surface en silicium requise, la puissance consommée et les qualités de services présentés. La topologie la plus adoptée par la plupart des travaux de recherche est la topologie MESH à 2 dimensions mais cette topologie a montré des insuffisances surtout dan...
Afin de connecter les différents composants dans une puce, le réseau sur puce a supplanté le bus pour les applications complexes nécessitant une large bande passante. Plusieurs travaux de recherches ont essayé de développer ces réseaux. On évalue le réseau à l'aide de critères de performances tels que la latence moyenne, la surface en silicium requise, la puissance consommée et les qualités de services présentés. La topologie la plus adoptée par la plupart des travaux de recherche est la topologie MESH à 2 dimensions mais cette topologie a montré des insuffisances surtout dans le cas d'un réseau de taille limitée. Ces insuffisances pourraient être contournées par la nouvelle technologie des circuits intégrés à 3 dimensions. Toutefois cette technologie a aussi montré ses limites au niveau de la technologie de fabrication dû à l'emploi massif des TSV (Through SiliconVia) nécessaires à la communication inter- couches. Ces derniers ne peuvent être utilisés qu'en nombre bien limité. On a proposé, dans ce livre, une nouvelle topologie du réseau, basée sur les routeurs virtuels en deux versions. Elle est basée sur la notion des routeurs virtuels, pouvant jouer le même rôle qu'un réseau sur puce.
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