Asynchroner Logikentwurf mit geringem Energieverbrauch für Viterbi-Dekoder
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Dieses Buch behandelt den Entwurf asynchroner Logik und ihre Bedeutung für den digitalen Entwurf. Die meisten der heute entwickelten und hergestellten Decoder sind synchron. Das Problem des Taktversatzes ist eine große Herausforderung beim synchronen Entwurf. Alternativ dazu werden asynchrone Systeme immer vertrauter, da sie keinen globalen Taktgeber benötigen, da diese Systeme durch Kommunikationsprotokolle lokal synchronisiert werden. Die asynchrone VLSI-Architektur für einen Viterbi-Decoder wird unter Verwendung von Quasi Delay Insensitive (QDI) Templates und Differential Cascode Voltag...
Dieses Buch behandelt den Entwurf asynchroner Logik und ihre Bedeutung für den digitalen Entwurf. Die meisten der heute entwickelten und hergestellten Decoder sind synchron. Das Problem des Taktversatzes ist eine große Herausforderung beim synchronen Entwurf. Alternativ dazu werden asynchrone Systeme immer vertrauter, da sie keinen globalen Taktgeber benötigen, da diese Systeme durch Kommunikationsprotokolle lokal synchronisiert werden. Die asynchrone VLSI-Architektur für einen Viterbi-Decoder wird unter Verwendung von Quasi Delay Insensitive (QDI) Templates und Differential Cascode Voltage Switch Logic (DCVSL) entworfen. Sie gibt einen Überblick über die asynchrone Implementierung.
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