Arquitecturas ADPLL totalmente personalizadas de alta resolución y baja fluctuación
Para IP de sintetizador de frecuencia
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Todos los PLL digitales se están considerando como un sustituto eficaz debido a la alta inmunidad de los circuitos digitales a las variaciones PVT. Sin embargo, los ADPLL adolecen del problema de la baja resolución y el elevado jitter/ruido de fase, aparte de los problemas fundamentales de los complejos procedimientos de diseño. A través de estudios bibliográficos y verificaciones experimentales, se ha descubierto que los ADPLL existentes aún presentan algunos problemas relacionados con la resolución, el jitter y el ruido de fase que deben resolverse. Del mismo modo, también se descubr...
Todos los PLL digitales se están considerando como un sustituto eficaz debido a la alta inmunidad de los circuitos digitales a las variaciones PVT. Sin embargo, los ADPLL adolecen del problema de la baja resolución y el elevado jitter/ruido de fase, aparte de los problemas fundamentales de los complejos procedimientos de diseño. A través de estudios bibliográficos y verificaciones experimentales, se ha descubierto que los ADPLL existentes aún presentan algunos problemas relacionados con la resolución, el jitter y el ruido de fase que deben resolverse. Del mismo modo, también se descubrió que los modelos utilizados para describir los ADPLL presentan deficiencias. En este sentido, se realizó una extensa clasificación de las arquitecturas ADPLL existentes. Algunas de las arquitecturas encontradas en la literatura se examinaron críticamente mediante rediseño y verificación por simulación a varios niveles de diseño con un amplio conjunto de herramientas de simulación/emulación. Se realizó un análisis comparativo y se identificaron críticamente las deficiencias de cada arquitectura. Se propusieron y verificaron mediante simulación métodos para mejorar la resolución y el ruido de fase.
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