Analisi del segnale elettrocardiografico mediante reti neurali su FPGA
Progettazione e implementazione del sistema
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L'analisi del segnale elettrocardiografico (ECG) è considerata uno dei componenti fondamentali di qualsiasi sistema di assistenza medica integrata. La diagnosi ECG è uno degli strumenti diagnostici più preziosi. Questo libro presenta una proposta di progetto per un sistema integrato di diagnosi ECG. Questo sistema utilizza tecniche di elaborazione digitale del sistema per analizzare i segnali ECG. Questa metodologia impiega la tecnica di filtraggio Highpass Least-Square Linear Phase Finite Impulse Response (FIR) per rimuovere il rumore vagante della linea di base incorporato nel segnale ECG...
L'analisi del segnale elettrocardiografico (ECG) è considerata uno dei componenti fondamentali di qualsiasi sistema di assistenza medica integrata. La diagnosi ECG è uno degli strumenti diagnostici più preziosi. Questo libro presenta una proposta di progetto per un sistema integrato di diagnosi ECG. Questo sistema utilizza tecniche di elaborazione digitale del sistema per analizzare i segnali ECG. Questa metodologia impiega la tecnica di filtraggio Highpass Least-Square Linear Phase Finite Impulse Response (FIR) per rimuovere il rumore vagante della linea di base incorporato nel segnale ECG in ingresso al sistema o per ridurre il più possibile il rumore. La trasformata wavelet discreta (DWT) è stata utilizzata come metodologia di estrazione delle caratteristiche per estrarre il set di caratteristiche ridotto dal segnale ECG in ingresso. Il progetto utilizza la rete neurale a propagazione dorsale come classificatore per determinare se il segnale ECG in ingresso rappresenta un segnale ECG normale o anormale. L'intero sistema è implementato su una scheda FPGA (Field Programming Gate Array). Le simulazioni necessarie per il sistema implementato sono state effettuate, indicando che il sistema implementato ha una buona accuratezza rispetto ad altri progetti, raggiungendo un'accuratezza totale del 97,8% e ottenendo una riduzione delle risorse sull'implementazione FPGA.
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