• Produktbild: High Performance Embedded Architectures and Compilers
  • Produktbild: High Performance Embedded Architectures and Compilers

High Performance Embedded Architectures and Compilers Fourth International Conference, HiPEAC 2009

49,99 €

inkl. gesetzl. MwSt., Versandkostenfrei

Lieferung nach Hause

Beschreibung

Produktdetails

Einband

Taschenbuch

Erscheinungsdatum

12.01.2009

Herausgeber

André Seznec + weitere

Verlag

Springer Berlin

Seitenzahl

420

Maße (L/B/H)

23,5/15,5/2,4 cm

Gewicht

656 g

Auflage

2009

Sprache

Englisch

ISBN

978-3-540-92989-5

Beschreibung

Portrait

Prof. Dr. Theo Ungerer ist Professor für Systemnahe Informatik mit Schwerpunkt Kommunikationssysteme und Internet-Anwendungen am Institut für Informatik der Universität Augsburg. Zudem ist er wissenschaftlicher Direktor des Rechenzentrums und Mitglied des Lenkungsrates des IT-Servicezentrums der Universität Augsburg.
Seine wissenschaftlichen Interessen gelten den Gebieten der Prozessorarchitektur sowie der eingebetteten und ubiquitären Systeme. Theo Ungerer hat über 150 wissenschaftliche Publikationen und 6 Fachbücher veröffentlicht. Er ist Mitglied des Lenkungsrates und deutscher Koordinator des EU-Exzellenznetzwerkes HiPEAC- High Performance Embedded Architectures and Compilers

Produktdetails

Einband

Taschenbuch

Erscheinungsdatum

12.01.2009

Herausgeber

Verlag

Springer Berlin

Seitenzahl

420

Maße (L/B/H)

23,5/15,5/2,4 cm

Gewicht

656 g

Auflage

2009

Sprache

Englisch

ISBN

978-3-540-92989-5

Herstelleradresse

Springer-Verlag GmbH
Tiergartenstr. 17
69121 Heidelberg
DE

Email: [email protected]

Kundinnen und Kunden meinen

0 Bewertungen

Informationen zu Bewertungen

Zur Abgabe einer Bewertung ist eine Anmeldung im Konto notwendig. Die Authentizität der Bewertungen wird von uns nicht überprüft. Wir behalten uns vor, Bewertungstexte, die unseren Richtlinien widersprechen, entsprechend zu kürzen oder zu löschen.

Die Bewertungen sind nach Format, Anzahl Sterne und Datum sortiert.

Verfassen Sie die erste Bewertung zu diesem Artikel

Helfen Sie anderen Kund*innen durch Ihre Meinung

Kundinnen und Kunden meinen

0 Bewertungen filtern

  • Produktbild: High Performance Embedded Architectures and Compilers
  • Produktbild: High Performance Embedded Architectures and Compilers
  • Invited Program.- Keynote: Challenges on the Road to Exascale Computing.- Keynote: Compilers in the Manycore Era.- I Dynamic Translation and Optimisation.- Steal-on-Abort: Improving Transactional Memory Performance through Dynamic Transaction Reordering.- Predictive Runtime Code Scheduling for Heterogeneous Architectures.- Collective Optimization.- High Speed CPU Simulation Using LTU Dynamic Binary Translation.- II Low Level Scheduling.- Integrated Modulo Scheduling for Clustered VLIW Architectures.- Software Pipelining in Nested Loops with Prolog-Epilog Merging.- A Flexible Code Compression Scheme Using Partitioned Look-Up Tables.- III Parallelism and Resource Control.- MLP-Aware Runahead Threads in a Simultaneous Multithreading Processor.- IPC Control for Multiple Real-Time Threads on an In-Order SMT Processor.- A Hardware Task Scheduler for Embedded Video Processing.- Finding Stress Patterns in Microprocessor Workloads.- IV Communication.- Deriving Efficient Data Movement from Decoupled Access/Execute Specifications.- MPSoC Design Using Application-Specific Architecturally Visible Communication.- Communication Based Proactive Link Power Management.- V Mapping for CMPs.- Mapping and Synchronizing Streaming Applications on Cell Processors.- Adapting Application Mapping to Systematic Within-Die Process Variations on Chip Multiprocessors.- Accomodating Diversity in CMPs with Heterogeneous Frequencies.- A Framework for Task Scheduling and Memory Partitioning for Multi-Processor System-on-Chip.- VI Power.- Hybrid Super/Subthreshold Design of a Low Power Scalable-Throughput FFT Architecture.- Predictive Thermal Management for Chip Multiprocessors Using Co-designed Virtual Machines.- HeDGE: Hybrid Dataflow Graph Execution in the Issue Logic.- Compiler Controlled Speculation for Power Aware ILP Extraction in Dataflow Architectures.- VII Cache Issues.- Revisiting Cache Block Superloading.- ACM: An Efficient Approach for Managing Shared Caches in Chip Multiprocessors.- In-Network Caching for Chip Multiprocessors.- VIII Parallel Embedded Applications.- Parallel LDPC Decoding on the Cell/B.E. Processor.- Parallel H.264 Decoding on an Embedded Multicore Processor.